Evaluación de un modelo para la implementación de la FFT sobre FPGA utilizando una herramienta de síntesis de alto nivel
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2018Advisor
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Title
Evaluation of a model for FFT implementation on FPGA using a high-level synthesis tool
Abstract
Una de las herramientas utilizadas para el desarrollo de sistemas basados en FPGA es el Vivado HLS, con la cual se realiza parte del diseño con un lenguaje de alto nivel. En este trabajo se implementa un programa que permite realizar la FFT en Vivado HLS. Para esto se realiza un código en C++ para obtener como resultado la FFT de una señal de entrada. Se realizan simulaciones con diferentes señales para verificar que se logra la identificación de cada una de las frecuencias incluidas en ella. Al momento de la generación del Bitstream no se puede completar la implementación hardware debido a un error en uno de los módulos. Un aspecto de mejora para trabajo futuro es la corrección de este inconveniente para completar la implementación. Vivado HLS resulta ser una gran herramienta a la hora de programar un FPGA ya que evita utilizar el lenguaje de descripción de hardware el cual puede tardar mucho tiempo su implementación.
Abstract
One of the tools used for the development of FPGA-based systems is the Vivado HLS, with which part of the design is performed with a high-level language. In this work a program is implemented to perform the FFT in Vivado HLS. For this purpose, a C++ code is developed to obtain the FFT of an input signal as a result. Simulations are performed with different signals to verify that the identification of each of the frequencies included in it is achieved. At the moment of the Bitstream generation, the hardware implementation cannot be completed due to an error in one of the modules. An aspect of improvement for future work is the correction of this inconvenience to complete the implementation. Vivado HLS turns out to be a great tool when programming an FPGA since it avoids using the hardware description language which can take a long time to implement.