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Evaluation of Stencil Based Algorithm Parallelization over System-on-Chip FPGA Using a High Level Synthesis Tool

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Autores

Castano-Londono L.

Alzate Anzola C.

Marquez-Viloria D.

Gallo G.

Osorio G.

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Director audiovisual

Editor

Tipo de Material

info:eu-repo/semantics/conferenceObject

Fecha

2019

Citación

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Descripción

Notas

URL del Recurso

URI

https://hdl.handle.net/20.500.12622/3219

Identificador ISBN

Identificador ISSN

Identificador DOI

10.1007/978-3-030-31019-6_5

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52

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